TP1



 1. Kondisi[kembali]

Percobaan 1 Kondisi 2 :

Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=0, B5=don’t care, B6=clock  

2. Gambar Rangkaian Simulasi[kembali]


3. Video Penjelasan Rangkaian Simulasi[kembali]

4. Prinsip Kerja[kembali]

1. D Flip-Flop (U1:A - 7474)

  • Identifikasi: Ini adalah D Flip-Flop positive-edge triggered (dipicu oleh sinyal naik).

  • Kondisi Input:

    • D (Data): Terhubung ke B1, yang terhubung ke VCC (1). Jadi, D = 1.

    • CLK (Clock): Terhubung ke B6 (generator pulsa).

    • ~PRE (Preset): Terhubung ke B5, yang terhubung ke VCC (1). Input ini aktif-rendah, jadi ~PRE = 1 berarti tidak aktif.

    • ~CLR (Clear): Terhubung ke VCC. Input ini aktif-rendah, jadi ~CLR = 1 berarti tidak aktif. (Catatan: Probe H4 yang menunjukkan 0 kemungkinan adalah error pada simulasi, karena ia terhubung jelas ke VCC/1).

  • Prinsip Kerja: Karena input asinkron (~PRE dan ~CLR) keduanya tidak aktif, flip-flop beroperasi dalam mode sinkron. Dalam mode ini, nilai pada input D akan disalin ke output Q setiap kali terjadi tepi naik (rising edge) pada sinyal clock (B6).

    • Karena D = 1, maka setelah sinyal clock berikutnya naik, output Q akan menjadi 1 (atau tetap 1 jika sebelumnya sudah 1).

    • Output Q (terhubung ke probe H3) yang menunjukkan 1 konsisten dengan kondisi ini.

2. J-K Flip-Flop (U2:A - 74LS112)

  • Identifikasi: Ini adalah J-K Flip-Flop negative-edge triggered (dipicu oleh sinyal turun).

  • Kondisi Input:

    • J: Terhubung ke B2, yang terhubung ke VCC (1). Jadi, J = 1.

    • K: Terhubung ke B3, yang terhubung ke GND (0). Jadi, K = 0.

    • CLK (Clock): Terhubung ke B6 (generator pulsa).

    • ~PRE (Preset): Terhubung ke B1, yang terhubung ke VCC (1). ~PRE = 1 berarti tidak aktif.

    • ~CLR (Clear): Terhubung ke B0, yang terhubung ke GND (0). ~CLR = 0 berarti AKTIF.

  • Prinsip Kerja: Input ~CLR (Clear) adalah input asinkron dan aktif-rendah (active-low). Ketika input ini diberi logika 0 (GND), ia akan mengabaikan/mengesampingkan semua input lain (termasuk J, K, dan CLK).

    • Fungsi ~CLR yang aktif adalah untuk memaksa output Q menjadi 0 dan ~Q menjadi 1 secara instan, tidak peduli apa yang terjadi pada clock.

    • Probe H7 (terhubung ke Q) menunjukkan 0 dan probe H6 (terhubung ke ~Q) menunjukkan 1. Ini adalah hasil langsung dari diaktifkannya input ~CLR. Rangkaian ini tidak beroperasi secara sinkron karena "direset" secara paksa.

5. Download File[kembali]

Komentar

Posting Komentar